夏宇闻Verilog经典教程

 光盘上建立上册例题电子文档的目的是想帮助同学在计算机上运行和验证书上的例题， 可以节省同学录入的时间。需要提醒读者注意的是，有许多简单的例题是不完整的，需要同学自己补充成完整的模块并加上必要的测试模块后，才能在仿真器上运行，并能观察到运行的最后结果。本文件夹中有的模块是可以综合的，有的模块是不能进行综合的，只能进行仿真。对于最后几章中比较大型的例题，读者必须先认真阅读，在理解了书上的内容后，才在计算机上录入Verilog程序、运行和验证例题所表示的设计。读者若想要真正学会设计，必须在模仿和借鉴别人正确设计的基础上，认真思考并自己独立进行设计，不怕困难，才能达到目的。光盘中上册第16章和17章的Verilog源代码模块可以用于学习较复杂逻辑电路系统的设计。

关于仿真、综合和布局布线工具，我们建议采用PC机上运行的ModelSim 5.7分别进行RTL级别的功能仿真、综合后的逻辑网表仿真和布局布线后的时序仿真。综合器建议采用Synplify Pro 7.2.，把RTL级的Verilog源代码转换成Verilog 逻辑网表和EDIF文件；然后采用任何一种FPGA布局布线工具，如ALTERA　Max+plusII 10.2，把EDIF文件或转换成某FPGA 的带布线延迟的门级Verilog模型。

关于如何能得到以上几种工具，读者可以在许多有关网站上免费下载。